Gitiles
Code Review Sign In
review.shift-gmbh.com / SHIFTPHONES / android_kernel_shift_sdm845 / d1f83021d5ca993242105f7b41f924614501fce5 / . / drivers / clk / tegra / clk-id.h
blob: 62ea38187b715814ac5d7b5265cbd4cd934a22c3 [file] [log] [blame]
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]1/*
2 * This header provides IDs for clocks common between several Tegra SoCs
3 */
4#ifndef _TEGRA_CLK_ID_H
5#define _TEGRA_CLK_ID_H
6
7enum clk_id {
8 tegra_clk_actmon,
9 tegra_clk_adx,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]10 tegra_clk_adx1,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]11 tegra_clk_afi,
12 tegra_clk_amx,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]13 tegra_clk_amx1,
Jon Hunter29569942016-01-28 16:33:50 +0000[diff] [blame]14 tegra_clk_apb2ape,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]15 tegra_clk_apbdma,
16 tegra_clk_apbif,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]17 tegra_clk_ape,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]18 tegra_clk_audio0,
19 tegra_clk_audio0_2x,
20 tegra_clk_audio0_mux,
21 tegra_clk_audio1,
22 tegra_clk_audio1_2x,
23 tegra_clk_audio1_mux,
24 tegra_clk_audio2,
25 tegra_clk_audio2_2x,
26 tegra_clk_audio2_mux,
27 tegra_clk_audio3,
28 tegra_clk_audio3_2x,
29 tegra_clk_audio3_mux,
30 tegra_clk_audio4,
31 tegra_clk_audio4_2x,
32 tegra_clk_audio4_mux,
33 tegra_clk_blink,
34 tegra_clk_bsea,
35 tegra_clk_bsev,
36 tegra_clk_cclk_g,
37 tegra_clk_cclk_lp,
38 tegra_clk_cilab,
39 tegra_clk_cilcd,
40 tegra_clk_cile,
41 tegra_clk_clk_32k,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]42 tegra_clk_clk72Mhz,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]43 tegra_clk_clk72Mhz_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]44 tegra_clk_clk_m,
45 tegra_clk_clk_m_div2,
46 tegra_clk_clk_m_div4,
47 tegra_clk_clk_out_1,
48 tegra_clk_clk_out_1_mux,
49 tegra_clk_clk_out_2,
50 tegra_clk_clk_out_2_mux,
51 tegra_clk_clk_out_3,
52 tegra_clk_clk_out_3_mux,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]53 tegra_clk_cml0,
54 tegra_clk_cml1,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]55 tegra_clk_csi,
56 tegra_clk_csite,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]57 tegra_clk_csite_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]58 tegra_clk_csus,
59 tegra_clk_cve,
60 tegra_clk_dam0,
61 tegra_clk_dam1,
62 tegra_clk_dam2,
63 tegra_clk_d_audio,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]64 tegra_clk_dbgapb,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]65 tegra_clk_dds,
66 tegra_clk_dfll_ref,
67 tegra_clk_dfll_soc,
68 tegra_clk_disp1,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]69 tegra_clk_disp1_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]70 tegra_clk_disp2,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]71 tegra_clk_disp2_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]72 tegra_clk_dp2,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]73 tegra_clk_dpaux,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]74 tegra_clk_dsialp,
75 tegra_clk_dsia_mux,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]76 tegra_clk_dsiblp,
77 tegra_clk_dsib_mux,
78 tegra_clk_dtv,
79 tegra_clk_emc,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]80 tegra_clk_entropy,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]81 tegra_clk_entropy_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]82 tegra_clk_epp,
83 tegra_clk_epp_8,
84 tegra_clk_extern1,
85 tegra_clk_extern2,
86 tegra_clk_extern3,
87 tegra_clk_fuse,
88 tegra_clk_fuse_burn,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]89 tegra_clk_gpu,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]90 tegra_clk_gr2d,
91 tegra_clk_gr2d_8,
92 tegra_clk_gr3d,
93 tegra_clk_gr3d_8,
94 tegra_clk_hclk,
95 tegra_clk_hda,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]96 tegra_clk_hda_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]97 tegra_clk_hda2codec_2x,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]98 tegra_clk_hda2codec_2x_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]99 tegra_clk_hda2hdmi,
100 tegra_clk_hdmi,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]101 tegra_clk_hdmi_audio,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]102 tegra_clk_host1x,
103 tegra_clk_host1x_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]104 tegra_clk_host1x_9,
105 tegra_clk_hsic_trk,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]106 tegra_clk_i2c1,
107 tegra_clk_i2c2,
108 tegra_clk_i2c3,
109 tegra_clk_i2c4,
110 tegra_clk_i2c5,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]111 tegra_clk_i2c6,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]112 tegra_clk_i2cslow,
113 tegra_clk_i2s0,
114 tegra_clk_i2s0_sync,
115 tegra_clk_i2s1,
116 tegra_clk_i2s1_sync,
117 tegra_clk_i2s2,
118 tegra_clk_i2s2_sync,
119 tegra_clk_i2s3,
120 tegra_clk_i2s3_sync,
121 tegra_clk_i2s4,
122 tegra_clk_i2s4_sync,
123 tegra_clk_isp,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]124 tegra_clk_isp_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]125 tegra_clk_isp_9,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]126 tegra_clk_ispb,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]127 tegra_clk_kbc,
128 tegra_clk_kfuse,
129 tegra_clk_la,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]130 tegra_clk_maud,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]131 tegra_clk_mipi,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]132 tegra_clk_mipibif,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]133 tegra_clk_mipi_cal,
134 tegra_clk_mpe,
135 tegra_clk_mselect,
136 tegra_clk_msenc,
137 tegra_clk_ndflash,
138 tegra_clk_ndflash_8,
139 tegra_clk_ndspeed,
140 tegra_clk_ndspeed_8,
141 tegra_clk_nor,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]142 tegra_clk_nvdec,
143 tegra_clk_nvenc,
144 tegra_clk_nvjpg,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]145 tegra_clk_owr,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]146 tegra_clk_owr_8,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]147 tegra_clk_pcie,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]148 tegra_clk_pclk,
149 tegra_clk_pll_a,
150 tegra_clk_pll_a_out0,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]151 tegra_clk_pll_a1,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]152 tegra_clk_pll_c,
153 tegra_clk_pll_c2,
154 tegra_clk_pll_c3,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]155 tegra_clk_pll_c4,
Rhyland Klein6b301a02015-06-18 17:28:36 -0400[diff] [blame]156 tegra_clk_pll_c4_out0,
157 tegra_clk_pll_c4_out1,
158 tegra_clk_pll_c4_out2,
159 tegra_clk_pll_c4_out3,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]160 tegra_clk_pll_c_out1,
161 tegra_clk_pll_d,
162 tegra_clk_pll_d2,
163 tegra_clk_pll_d2_out0,
164 tegra_clk_pll_d_out0,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]165 tegra_clk_pll_dp,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]166 tegra_clk_pll_e_out0,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]167 tegra_clk_pll_g_ref,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]168 tegra_clk_pll_m,
169 tegra_clk_pll_m_out1,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]170 tegra_clk_pll_mb,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]171 tegra_clk_pll_p,
172 tegra_clk_pll_p_out1,
173 tegra_clk_pll_p_out2,
174 tegra_clk_pll_p_out2_int,
175 tegra_clk_pll_p_out3,
176 tegra_clk_pll_p_out4,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]177 tegra_clk_pll_p_out4_cpu,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]178 tegra_clk_pll_p_out5,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]179 tegra_clk_pll_p_out_hsio,
180 tegra_clk_pll_p_out_xusb,
181 tegra_clk_pll_p_out_cpu,
182 tegra_clk_pll_p_out_adsp,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]183 tegra_clk_pll_ref,
184 tegra_clk_pll_re_out,
185 tegra_clk_pll_re_vco,
186 tegra_clk_pll_u,
Rhyland Klein6b301a02015-06-18 17:28:36 -0400[diff] [blame]187 tegra_clk_pll_u_out,
188 tegra_clk_pll_u_out1,
189 tegra_clk_pll_u_out2,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]190 tegra_clk_pll_u_12m,
191 tegra_clk_pll_u_480m,
192 tegra_clk_pll_u_48m,
193 tegra_clk_pll_u_60m,
194 tegra_clk_pll_x,
195 tegra_clk_pll_x_out0,
196 tegra_clk_pwm,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]197 tegra_clk_qspi,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]198 tegra_clk_rtc,
199 tegra_clk_sata,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]200 tegra_clk_sata_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]201 tegra_clk_sata_cold,
202 tegra_clk_sata_oob,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]203 tegra_clk_sata_oob_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]204 tegra_clk_sbc1,
205 tegra_clk_sbc1_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]206 tegra_clk_sbc1_9,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]207 tegra_clk_sbc2,
208 tegra_clk_sbc2_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]209 tegra_clk_sbc2_9,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]210 tegra_clk_sbc3,
211 tegra_clk_sbc3_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]212 tegra_clk_sbc3_9,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]213 tegra_clk_sbc4,
214 tegra_clk_sbc4_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]215 tegra_clk_sbc4_9,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]216 tegra_clk_sbc5,
217 tegra_clk_sbc5_8,
218 tegra_clk_sbc6,
219 tegra_clk_sbc6_8,
220 tegra_clk_sclk,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]221 tegra_clk_sdmmc_legacy,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]222 tegra_clk_sdmmc1,
Andrew Bresticker20e7c322013-12-26 16:44:25 -0800[diff] [blame]223 tegra_clk_sdmmc1_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]224 tegra_clk_sdmmc1_9,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]225 tegra_clk_sdmmc2,
Andrew Bresticker20e7c322013-12-26 16:44:25 -0800[diff] [blame]226 tegra_clk_sdmmc2_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]227 tegra_clk_sdmmc2_9,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]228 tegra_clk_sdmmc3,
Andrew Bresticker20e7c322013-12-26 16:44:25 -0800[diff] [blame]229 tegra_clk_sdmmc3_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]230 tegra_clk_sdmmc3_9,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]231 tegra_clk_sdmmc4,
Andrew Bresticker20e7c322013-12-26 16:44:25 -0800[diff] [blame]232 tegra_clk_sdmmc4_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]233 tegra_clk_sdmmc4_9,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]234 tegra_clk_se,
235 tegra_clk_soc_therm,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]236 tegra_clk_soc_therm_8,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]237 tegra_clk_sor0,
238 tegra_clk_sor0_lvds,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]239 tegra_clk_sor1,
240 tegra_clk_sor1_brick,
241 tegra_clk_sor1_src,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]242 tegra_clk_spdif,
243 tegra_clk_spdif_2x,
244 tegra_clk_spdif_in,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]245 tegra_clk_spdif_in_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]246 tegra_clk_spdif_in_sync,
247 tegra_clk_spdif_mux,
248 tegra_clk_spdif_out,
249 tegra_clk_timer,
250 tegra_clk_trace,
251 tegra_clk_tsec,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]252 tegra_clk_tsec_8,
253 tegra_clk_tsecb,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]254 tegra_clk_tsensor,
255 tegra_clk_tvdac,
256 tegra_clk_tvo,
257 tegra_clk_uarta,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]258 tegra_clk_uarta_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]259 tegra_clk_uartb,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]260 tegra_clk_uartb_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]261 tegra_clk_uartc,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]262 tegra_clk_uartc_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]263 tegra_clk_uartd,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]264 tegra_clk_uartd_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]265 tegra_clk_uarte,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]266 tegra_clk_uarte_8,
267 tegra_clk_uartape,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]268 tegra_clk_usb2,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]269 tegra_clk_usb2_hsic_trk,
270 tegra_clk_usb2_trk,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]271 tegra_clk_usb3,
272 tegra_clk_usbd,
273 tegra_clk_vcp,
274 tegra_clk_vde,
275 tegra_clk_vde_8,
276 tegra_clk_vfir,
277 tegra_clk_vi,
278 tegra_clk_vi_8,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]279 tegra_clk_vi_9,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]280 tegra_clk_vi_10,
281 tegra_clk_vi_i2c,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]282 tegra_clk_vic03,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]283 tegra_clk_vic03_8,
Peter De Schrijver6d116322013-10-14 18:52:25 +0300[diff] [blame]284 tegra_clk_vim2_clk,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]285 tegra_clk_vimclk_sync,
286 tegra_clk_vi_sensor,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]287 tegra_clk_vi_sensor_8,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]288 tegra_clk_vi_sensor_9,
289 tegra_clk_vi_sensor2,
290 tegra_clk_vi_sensor2_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]291 tegra_clk_xusb_dev,
292 tegra_clk_xusb_dev_src,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]293 tegra_clk_xusb_dev_src_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]294 tegra_clk_xusb_falcon_src,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]295 tegra_clk_xusb_falcon_src_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]296 tegra_clk_xusb_fs_src,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]297 tegra_clk_xusb_gate,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]298 tegra_clk_xusb_host,
299 tegra_clk_xusb_host_src,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]300 tegra_clk_xusb_host_src_8,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]301 tegra_clk_xusb_hs_src,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]302 tegra_clk_xusb_hs_src_4,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]303 tegra_clk_xusb_ss,
304 tegra_clk_xusb_ss_src,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]305 tegra_clk_xusb_ss_src_8,
Andrew Bresticker5c992af2014-05-14 17:32:59 -0700[diff] [blame]306 tegra_clk_xusb_ss_div2,
Rhyland Kleindc37fec2015-06-18 17:28:18 -0400[diff] [blame]307 tegra_clk_xusb_ssp_src,
308 tegra_clk_sclk_mux,
Peter De Schrijvera59ba952013-09-02 15:09:08 +0300[diff] [blame]309 tegra_clk_max,
310};
311
312#endif /* _TEGRA_CLK_ID_H */